為抑制可編程電源噪聲對(duì)測(cè)試結(jié)果的影響，需從噪聲抑制設(shè)計(jì)、測(cè)試設(shè)備優(yōu)化、測(cè)試方法規(guī)范三個(gè)層面構(gòu)建系統(tǒng)性解決方案，具體措施及實(shí)施要點(diǎn)如下：

一、噪聲抑制設(shè)計(jì)：從源頭降低干擾

1. 電源模塊選型與優(yōu)化

• 低噪聲電源芯片：優(yōu)先選擇線性穩(wěn)壓器（LDO），其通過調(diào)整晶體管導(dǎo)通程度穩(wěn)定輸出，噪聲峰峰值通常低于5mV（如某LDO電源經(jīng)優(yōu)化后噪聲從50mVpp降至5mVpp以下）。若需使用開關(guān)電源（DC-DC），需優(yōu)化EMI設(shè)計(jì)，如采用同步整流技術(shù)減少開關(guān)損耗。
• 輸出濾波電容：
  • 高頻噪聲抑制：并聯(lián)0.1μF陶瓷電容（靠近電源引腳），利用其低等效串聯(lián)電阻（ESR）特性吸收高頻噪聲。
  • 低頻紋波抑制：并聯(lián)10μF鉭電容或100μF電解電容，覆蓋低頻噪聲（如某DC-DC電源增加10μH電感和22μF電容后，高頻紋波降低20dB）。
• PCB布局優(yōu)化：
  • 電源與地平面分層：采用四層板設(shè)計(jì)（信號(hào)層→地層→電源層→信號(hào)層），降低地回路阻抗。
  • 去耦電容布局：電容靠近電源引腳放置，縮短回流路徑（如FPGA電源引腳旁放置100nF、10nF、1nF電容，形成寬頻帶去耦網(wǎng)絡(luò)）。
  • 電源線寬設(shè)計(jì)：電流≥1A時(shí)，線寬≥20mil（0.5mm），降低電阻與壓降。

2. 濾波與隔離技術(shù)

• 輸入濾波器：使用π型濾波器（LC或RC組合）抑制高頻噪聲，或共模電感抑制共模干擾（如電源線EMI）。
• 輸出濾波器：LC濾波器（L=10μH，C=10μF）截止頻率約1.6kHz，可濾除高頻開關(guān)噪聲；鐵氧體磁珠（如100Ω@100MHz）吸收高頻噪聲，適用于處理器電源輸入。
• 隔離技術(shù)：
  • 光耦隔離：用于數(shù)字信號(hào)隔離（如PC817），避免數(shù)字噪聲干擾模擬電路。
  • 變壓器隔離：用于模擬信號(hào)隔離（如電源模塊），切斷地環(huán)路干擾。

二、測(cè)試設(shè)備優(yōu)化：提升測(cè)量精度

1. 示波器配置

• 帶寬限制：設(shè)置為20MHz（避免高頻噪聲失真），采樣率≥500MSa/s（奈奎斯特頻率250MHz，覆蓋板級(jí)電源完整性分析需求）。
• 垂直刻度：調(diào)節(jié)至波形占滿屏幕的2/3以上，減少量化誤差（如8位ADC將模擬信號(hào)量化為256級(jí)，垂直刻度過小會(huì)導(dǎo)致階梯增多，降低精度）。
• 探頭選擇：
  • 小電壓測(cè)試：使用衰減因子為1的無源傳輸線探頭（如力科PP066），最小刻度可達(dá)2mV/div，避免10倍衰減探頭本底噪聲（約30mV）干擾小信號(hào)測(cè)量。
  • 探頭接地：縮短探頭GND與信號(hào)探測(cè)點(diǎn)間距（如使用彈性收縮地針），減小環(huán)路面積，避免EMI輻射耦合。

2. 頻譜分析儀

• 頻域分析：通過FFT轉(zhuǎn)換電源噪聲波形，定位噪聲頻率（如某光模塊3.3V電源噪聲頻譜最高點(diǎn)為311.6kHz，與1.25Gbps光信號(hào)抖動(dòng)相關(guān)）。
• 參數(shù)設(shè)置：頻率范圍覆蓋150kHz~30MHz（傳導(dǎo)干擾測(cè)試標(biāo)準(zhǔn)），分辨率帶寬≤1kHz，確保頻譜分辨率。

三、測(cè)試方法規(guī)范：確保結(jié)果可信

1. 測(cè)試條件控制

• 負(fù)載條件：在重負(fù)載（如額定電流90%~100%）下測(cè)試，模擬實(shí)際工況。
• 頻率鎖定：測(cè)試電源紋波時(shí)，鎖定CPU、GPU、DDR頻率至最高頻，確保噪聲穩(wěn)定性。
• 測(cè)試點(diǎn)選擇：
  • 位置：靠近芯片電源引腳（如SINK端距離PMU最遠(yuǎn)的位置），避免線路壓降干擾。
  • 連接方式：使用同軸電纜或雙絞線焊接至測(cè)試點(diǎn)，減少接觸電阻（如某案例中用16AWG銅線雙絞線并聯(lián)47μF鉭電容，降低噪聲）。

2. 測(cè)試步驟與驗(yàn)證

• 預(yù)熱與穩(wěn)定：電源通電后預(yù)熱30~60分鐘，待輸出穩(wěn)定后再記錄數(shù)據(jù)。
• 重復(fù)性測(cè)試：對(duì)同一測(cè)試點(diǎn)進(jìn)行3~5次測(cè)量，計(jì)算標(biāo)準(zhǔn)偏差（σ≤0.05%額定值視為穩(wěn)定）。
• 交叉驗(yàn)證：同時(shí)使用電源顯示值、標(biāo)準(zhǔn)源測(cè)量值、萬用表測(cè)量值對(duì)比，確保結(jié)果一致性（如三者偏差均≤±0.1%）。

四、典型案例與效果

• 案例1：LDO電源噪聲抑制
  • 問題：LDO輸出噪聲達(dá)50mVpp（未濾波）。
  • 方案：輸入端加π型濾波器（L=1μH，C1=1μF，C2=0.1μF），輸出端并聯(lián)0.1μF陶瓷電容與10μF鉭電容。
  • 效果：噪聲降低至5mVpp以下，滿足高精度ADC采樣需求。
• 案例2：DC-DC電源EMI優(yōu)化
  • 問題：開關(guān)頻率輻射超標(biāo)（1MHz頻點(diǎn)）。
  • 方案：增加輸出LC濾波器（L=10μH，C=22μF），調(diào)整開關(guān)頻率至2MHz（避開敏感頻段），電源線加共模電感（10mH@100MHz）。
  • 效果：EMI測(cè)試通過Class B標(biāo)準(zhǔn)，輻射噪聲降低30dB。